岗位职责：
1、和设计师密切合作，了解被测设计，制定测试方案和测试计划；
2、应用UVM开发和维护芯片级和模块级验证环境，编写testcase；
3、和设计工程师合作，执行白盒验证、灰盒验证、后仿真；

任职要求：
1、掌握数字电路设计基础知识和同步电路设计基础知识；
2、精通System Verilog，有UVM经验者优先；
3、熟练掌握perl等脚本语言；
4、熟悉Verilog语言，熟悉RTL时序，能看懂Verilog代码。