岗位职责：
1.设计验证数字接口模块
2.设计验证DSP模块
3.IP集成，SOC设计
4.设计验证时钟系统和控制系统
任职资格：
1.熟练使用Verilog/VHDL做逻辑设计，有模块级原生设计能力
2.熟悉DSP或者高速数字接口
3.熟悉多时钟域和多电源域设计
4.能描述模块SDC约束，熟悉数字前端流程，清晰理解概念
5.有学习能力，能自我驱动，能良好沟通合作