职责描述：
1. 算法/功能模块的RTL/HLS编码实现、仿真，确保模块性能和可靠性；
2. 进行综合策略、约束等方面的优化，参与解决综合和布局布线问题；
3. 参与ISP Pipeline逻辑架构优化；
4. 产品联调、测试，解决相关问题；
5. 编写相关技术文档；
6. 设计开发流程中的必要工作

任职要求：
1. 统招硕士及以上学历，计算机、电子、通信相关专业；
2. 3年及以上FPGA或IC开发经验；
3. 基础扎实，具有良好的逻辑思维能力、文档撰写习惯、外语阅读能力；
4. 掌握数字电路基础知识、FPGA架构；
5. 掌握FPGA开发环境及开发流程，熟练使用Verilog，精通高级综合(HLS, High Level Synthesis)及其优化技巧，具有良好的编程风格；
6. 熟悉ISP Pipeline和图像处理相关知识；
7. 具有良好的沟通能力、团队合作精神，乐于接受挑战，对技术和产品有热情，持续学习