1.负责搭建模块级到系统级可重用的验证环境及验证平台；
2.负责编写测试用例，并进行调试、收集分析验证覆盖率；
3.负责输出验证相关结论文档；
岗位要求：
1.熟悉UVM验证方法论及System Verilog语言，验证岗位2年及以上工作经验；
2.熟练掌握数字电路验证方法及基本的设计和验证流程，熟悉数字电路和IC设计基础知识；
3.熟悉C/C++及Verilog优先；
4.有编程经验，有较扎实的专业基础知识和技术创新能力；