岗位职责 ：
1、参与模块spec制定，完成架构设计和模块定义；
2、完成新IP设计，包括verilog/System Verilog代码编写，仿真验证；
3、数字电路的综合，时序验证，版图布局布线后的时序分析，一致性检查等；
4、配合模拟工程师建立模块的行为模型和进行TOP的数模混合仿真验证；
5、完成新产品的silicon validation和debug相关工作直至量产；

岗位要求：
1、微电子、电子信息工程硕士及以上学历，三年工作经验，或者富有经验的优秀本科；
2、有全流程，实际产品tapeout项目经验尤佳；
3、优先考虑有SAR/Sigma-Delta ADC设计经验者;
4、熟练使用Verilog，AMS等主流EDA工具；
5、了解UVM验证平台,了解Matlab及C语言；


6、较强的沟通能力，团队协作能力、学习能力；