岗位职责：
1. IP全生命周期验证
1）主导IP模块级到系统级的验证工作，基于FPGA原厂设计规范，构建仿真环境（ModelSim/VCS/Xilinx Vivado），完成功能仿真、时序仿真及形式验证（Formal Verification）。
2）设计基于UVM（Universal Verification Methodology）的验证平台，实现边界条件测试、异常注入测试及随机化场景覆盖，确保IP功能符合ASIC/FPGA设计标准。
3）执行上板验证（Bring-Up Testing），通过SignalTap/JTAG调试工具进行硬件原型问题定位，输出缺陷分析报告及覆盖率达标证明（代码/功能/断言覆盖率≥98%）。
2. 自动化测试体系构建
1）开发Python/Tcl自动化脚本，实现测试用例自动生成、回归测试及结果分析，构建持续集成（CI/CD）环境（如Jenkins/GitLab CI），提升验证效率30%+。
2）针对IP多场景复用需求（如不同工艺节点、时钟域配置），设计参数化验证框架，支持一键式多配置验证。
3. 客户问题闭环与质量优化
1）分析客户现场失效案例，复现并定位问题根因（RCA），区分IP设计缺陷与客户应用层配置错误，推动RTL代码修复或文档优化。
2）建立缺陷预防机制，通过覆盖率空洞分析及跨版本缺陷回溯，优化测试用例库，实现客户问题拦截率≥95%。
3. 跨团队协同与标准化
1）参与IP需求定义及架构评审，主导制定验证计划（V&V Plan）和测试策略（Test Strategy）。
2）维护IP验证资产（Testbench/Testcase/Regression Suite），输出符合ISO 26262/IEC 61508等标准的验证文档包（VPK）。

任职要求：
1. 本科及以上学历，微电子/电子信息/计算机相关专业，2年以上FPGA/ASIC验证经验（IP验证优先）。
2. 精通验证方法学：UVM/OVM/VMM，掌握SystemVerilog断言（SVA）及覆盖率驱动验证（CDV）。
3. 熟练使用EDA工具链：仿真（VCS/IES/ModelSim）、形式验证（JasperGold/VC Formal）、调试（Verdi/SimVision）。
4. 具备自动化开发能力：Python/Perl/Tcl脚本开发，CI/CD工具链集成经验。
5. 熟悉数字电路设计：跨时钟域（CDC）、低功耗（UPF）、时序收敛（Timing Closure）等关键问题。