工作职责：
1. 负责或参与系统/时钟复位需求分析,完成SoC及FPGA时钟复位设计；
2. 根据需求或设计文档，完成系统时钟复位架构代码的编写与调试；
3. 协助完成SoC后端时序约束、综合和timing fix相关工作；
4. 搭建综合平台，完成前端预综合；
5. IP维护：包括IP集成、IP仿真、IP测试协助、IP问题分析等；
任职要求：
1、本科及以上学历，电子、微电子、集成电路相关专业，2年左右工作经验，；
2、 精通Verilog等硬件设计语言，熟悉C语言/汇编语言，及python/perl脚本；
3、了解芯片开发全流程，有Synthesis/STA经验优先；
4、 对SoC/FPGA时钟架构，RTL设计及验证方面有一定理解；
5、熟悉常见接口协议I2C/SPI/UART/GMAC/SDIO/等；
6、工作认真负责，具备较好的沟通、学习能力，较强的英文阅读能力；
7、具备良好的沟通能力、团队协作意识；具备良好的抗压能力和良好的执行力、自驱力；
加分项技能或项目经验要求：
1. 有SoC 时钟设计经验优先；
2. 英文阅读能力，文档编写能力佳。