1.本科及以上，8年以上FPGA工作经验；
2.精通 Xilinx/Altera芯片开发环境及仿真调试工具；
3.熟练使用各类片上资源，进行资源优化、性能优化；
4.精通 VerilogHDL 语言和时序约束、时序分析、时序优化方法，掌握FPGA设计、开发流程和仿真技术，具有独立的FPGA编码、仿真、调试能力；
5.有DD3/4、USB3.0、G1GE、PCIe接口FPGA开发经验优先；
6.有Soc架构FPGA/ASIC设计经验，掌握AXI总线协议者优先；
7.具备良好的沟通能力，有过管理经验者优先。