岗位职责：
1、 根据项目要求规划芯片时钟产生及分布方案；
2、 模拟时钟IP核设计：
① 设计高性能PLL，DLL，；
② 设计通用 Frac-N PLL；
③ 设计ANACDR；
3、根据项目要求分配设计指标，选取设计架构并设计相关模块；
4、撰写设计文档，协助完成芯片测试，对客户、AE、销售提供技术支持。

任职要求：
1、基础要求：
①硕士及以上（优秀本科亦可），微电子、电子、集成电路等相关专业；
②具有较强的沟通表达能力、团队协调能力、分析解决问题的能力；
③具备较强的责任心，对工作耐心细致、认真负责;
④具有良好的中英文阅读、文档写作能力。
2、技能要求：
①具有高速低抖动PLL、DLL等时钟电路设计经验；
②熟悉数字电路时序分析，具有良好的模拟电路设计理论基础，熟悉CMOS工艺；
③熟悉相关工具使用，具备噪声建模及分析经验；
④具备的优秀的debug分析能力，熟悉高速示波器。
3、加分项：
①两年及以上相关岗位工作经验；
②有serdes、dpll设计经验；
③熟悉PLL、DLL设计原理，且有BiCMOS设计经验者优先；
④熟悉CDR或者PAM4 CDR工作原理经验者优先；
⑤熟悉接口协议的音视频时钟恢复原理。