经验 (专业技能)
1. 能独立开发、撰写、验证及 debug Verilog RTL。
2. 熟悉 FPGA 开发环境, Vivado 或 Quartus。
3. 具备 FPGA IP开发、使用与调试经验者尤佳, e.g. DDR, SerDes, and CPU。
4. 了解时序约束的概念及方法，能进行基本的时序约束。
5. 懂电路原理图与PCB系统除错。