工作职责:
1. 负责存储芯片或相关IP的数字前端RTL设计、功能验证及综合优化；
2. 基于架构需求完成模块级/子系统级RTL代码开发，确保代码质量满足PPA（性能、功耗、面积）目标；
3. 使用SystemVerilog/UVM搭建验证环境，开展覆盖率驱动的功能验证；
4. 参与时序约束（SDC）编写、逻辑综合（DC）、形式验证（Formality）及功耗分析；
5. 协同后端团队完成物理实现与时序收敛，支持DFT、功耗分析等跨团队协作；
6. 撰写设计文档、验证报告及技术专利。
任职资格:
基本要求：
1. 硕士及以上学历，微电子、电子工程、计算机等相关专业；
2. 3年以上数字前端设计经验，熟练掌握Verilog/SystemVerilog语言；
3. 熟悉ASIC设计流程：RTL2GDSII，包括综合、时序分析、低功耗设计（UPF/CPF）；
4. 掌握EDA工具：VCS/Xcelium、Verdi、SpyGlass、DC等；
5. 良好的英文文献阅读能力及团队协作意识。
优先条件：
1. 熟悉DRAM/NAND Flash存储架构或JEDEC标准；
2. 有TCL/Python/Perl脚本开发经验；
3. 具备芯片流片（Tape-out）经验。