1. 熟悉FPGA开发，熟练掌握一款FPGA 设计软件（altera，xilinx）

2. 精通VerilogHDL语言和时序约束、时序分析、时序优化方法，掌握FPGA设计、开发流程和仿真技术，具有独立的FPGA编码、仿真、调试能力；

3. 具有积极的学习心态和良好的团队意识，具有独立的分析和解决问题的能力；

4. 电子工程、通信等专业，本科及以上学历；

5. 能够熟练阅读英文参考文档，资料；

6. 有无线通信，卫星通信相关基带解调等算法开发经验者优先