职位信息：
1)熟悉Vivado开发环境、modelsim仿真环境；
2)熟练掌握Verilog语言；
3)具有团队协作意识、独立工作能力强；
4)熟练使用RAM、ROM、FIFO、DDS、SPI、LVDS、CAN等基础核和常用接口；
5)熟悉SRIO、PCIe、JESD204B等高速接口，EPROM、DDR3/4读写擦除；
6)熟悉状态机结构，开发过AD、DA以及射频收发器系列更佳；
7)了解通信中信号处理流程，有过调制解调、信道编码方面开发经验更佳，了解星座图等常规图表；
8)有过基于FPGA的算法实现经验更佳。
任职要求：
1)全日制本科及以上学历，电子类、通信类、计算机类等相关专业；
2)不少于3年FPGA开发经验；
3)有信号处理方面工作经历者优先；
4)有带领2-3人FPGA开发团队完成项目经历者优先。