岗位职责
1. 完成从RTL/netlistIGDSI的ASIC后端实现,主 要包括综合、APR、PV、IR、以&timing signoff
2.配合前端或者中端人员调试sdc、netlist等;
3.配合设计人员和DFT工程师讨论时钟树结构,优 化时钟树综合结果;
4.研究P/IO/std cell application guide、以及配 合前端和封装人员优化floorplan;
5.运用tcl/perl/python等语言编写脚本改善工作效率。

岗位要求
1. 电子工程或相关专业本科学历,硕士优先;
2. 5年以ESOC后端设计和流程经验,具有团队管理和项目管理经验优先;
3.有先进工艺(12/10/7/6/5nm)后端设计经验佳;
4.熟练使用相关EDA工具,像Innovus/ICC2 DC PT LEC等;
5.良好的沟通能力和团队协作能力;
6.良好的半导体器件和verilog语言基本知识。