工作职责:
1. 负责IP库对应的行为模型Verilog的编写和QA工作；
2. 负责NVM IP对应的NVM BIST设计工作；
3. 负责数字模块的RTL设计、仿真、综合以及时序分析等工作，具备模块设计交付能力；
4. 参与芯片系统级设计，负责模块功能调试，搭建模块验证环境；
5. 负责模块设计方案，设计报告等相关文案工作；
任职资格:
1. 理工科相关专业本科及以上学历，3年以上数字电路设计工作经验；
2. 精通Verilog等语言，具备模块级Spec定义和test plan 制定能力；
3. 具有有DFT和MBIS设计经验；
4. 熟悉使用VCS/NC/Verdi等设计仿真工具；
5. 较强的论文检索和英文文献阅读能力；