工作职责:
1. 负责编码器模块级架构设计；
2. 负责编码器模块级的RTL开发和维护；
3. 负责编码器模块级验证、综合和时序收敛。
任职资格:
1、计算机或电子类专业硕士及以上学历，3年以上工作经验；
2、熟练掌握Verilog HDL和C/C++语言；
3、熟练掌握ASIC前端设计流程（Verification、Synthesis、STA、DFT等），熟练使用各种主流EDA工具；
4、掌握Perl/Tcl/TK等脚本语言；
5、有H.264/H.265/H.266标准编码器开发经验优先；
6、有成功流片项目经验者优先。