薪资面议，不限于JD所示范围
你要做的是：
-直接与ASIC和系统设计团队合作，评估设计权衡并优化设计性能/风险/成本/可制造性
-驱动下一代Serdes IP特性和ASIC/系统可行性研究
-对串行总线和并行总线的PCB和ASIC封装设计进行布线前后信号完整性分析
-送电网络的建模与分析
-为设计验证和仿真相关性进行物理测量
-推动方法改进和自动化，提高性能和效率
-与EDA供应商一起开发分析所需的仿真工具。
-指导初级工程师和实习生

你将与谁合作：
SI团队正在寻找一名信号完整性工程师，负责高速接口和配电网的设计和分析。候选人将参与当前和下一代ASIC、封装、印刷电路板（PCB）和系统互连的定义和设计。个人将是与系统架构师、ASIC工程师、CAD工程师密切合作，创造下一代高性能网络产品的关键人物。

你是谁：

必须具备技能/经验
-自我激励，强大的团队合作精神，强大的沟通技巧和开箱即用的思维和强烈的创新欲望是
必不可少的。
-能够定义项目进度和需求，然后交付到该进度
-英语读写能力。

有以下技能/经验更好
-需要对电磁理论有深入的了解
-串行和并行总线仿真方法的知识
-需要较强的实验室技能和测量经验（VNA、TDR、Scope、BERT）
-较强的工具知识（HFSS、CST、ADS、HSpice、SiSoft QCD和QSI、Cadence PowerSI/DC、Allegro）

有以下技能/经验优先
-系统级电源完整性和预算工作知识（直流、交流、暂态分析）
-ASIC开发的实践经验，重点是Serdes、DDR4和IO IP选择、封装设计和仿真、ASIC级电源完整性
-高速NRZ和PAM4 Serdes、PLLs、CDR和FEC的工作经验
-有脚本知识的实践经验（Python、Matlab等）

教育背景
博士/硕士学位，1年以上相关工作经验，或学士学位，2年以上相关工作经验