岗位职责
1、根据前端设计约束完成芯片物理实现，确保时序、面积、功耗目标达成。
2、优化电源网络（Power Grid）及时钟树结构，解决IR Drop、EM、信号串扰等问题。
3、支持Tapeout流程，与Foundry协作解决制造相关DRC/LVS违例。
4、开发版图设计自动化脚本，提升团队效率。

岗位要求
1、教育背景
1）本科及以上学历，微电子、电子工程、集成电路设计、计算机科学等相关专业。
2）硕士或博士优先，尤其在先进工艺节点领域有研究经验者。
2.专业技能
1）EDA工具精通：
84熟练使用数字版图工具。
84掌握物理验证工具（DRC/LVS/ERC）及时序分析工具
2）工艺知识：
84熟悉CMOS工艺制程，理解设计规则（Design Rule）与工艺约束。
84了解先进封装技术对版图设计的影响。
3）设计能力：
84具备完整的RTL-to-GDSII流程经验，包括布局规划（Floorplan）、时钟树综合（CTS）、布线（Routing）及功耗完整性优化（IR Drop/EM分析）。
84掌握低功耗设计技术（如Multi-Vt、Power Gating、Voltage Island）。
3、项目经验
1）3年以上数字版图设计经验，有成功流片案例（参与过至少一个先进工艺节点（≤28nm）项目，熟悉时序收敛（Timing Closure）与信号完整性（SI）问题解决。
2）出色的跨团队协作能力，能与前端设计、DFT、制造团队高效沟通。
3）对设计细节高度敏感，具备复杂问题分析与快速定位能力。
4）掌握Tcl/Python脚本开发能力，实现版图自动化优化（如定制绕线策略、DRC Waiver处理）。