工作内容：
1.负责RTL综合和DFT综合，执行静态时序分析（STA）并达成时序收敛；2.进行形式验证，确保RTL与门级网表逻辑等价；
3.协助物理设计团队进行时序优化、拥塞分析与布局规划评估；
4.处理ECO插入与实现，配合RTL修复流程；
5.推动PPA优化及中端设计流程自动化建设。

任职资格：
1.本科及以上学历，电子工程、计算机工程或相关专业；
2.3-6年ASIC设计经验，特别是在中端设计流程如综合、STA和形式验证方面有实际项目经验；
3.能熟练阅读和书写英文技术文档，具备基本的英文沟通能力；
4.工作认真负责，具有良好的沟通协调能力和团队合作精神；
5.具备独立分析和解决问题的能力，适应多任务并能在压力下按时完成工作。