岗位职责：
1、讨论和定义模块的规格；
2、RTL代码的设计开发和维护；
3、从RTL的验证，合成，时序分析；
4、与后端密切合作，确保DC，STA，DFT满足Tape Out需求。
任职要求：
1、电子工程、微电子等相关专业硕士及以上学历；2年以上相关工作经验；
2、良好的通信及信号处理背景；
3、Verilog RTL撰写及验证和除错技巧；
4、有撰写过模块或者IP，并且为其建立测试环境及写测试用例；
5、对后端时序和验证有了解更佳。