岗位职责
1、 根据需求完成FPGA逻辑架构设计，编写RTL代码（Verilog）实现功能模块（如数据处理、通信协议、算法加速等），负责FPGA代码综合、布局布线、时序优化及资源利用率分析，确保设计满足性能与功耗要求；
2、 搭建模块级、系统级仿真验证环境，完成功能仿真、时序仿真及覆盖率分析。使用工具进行在线调试，优化代码性能；
3、 参与硬件方案可行性分析，配合硬件工程师完成板级调试，解决逻辑与硬件协同问题；
4、 编写相关设计文档（如需求规格书、接口协议、测试报告等）。

岗位要求
1、 电子工程、通信工程、计算机科学等相关专业本科及以上学历，3年以上FPGA逻辑开发经验；
2、 精通Verilog语言，熟悉FPGA开发流程（综合、布局布线、时序约束、功耗分析），熟练使用Xilinx Vivado EDA工具，掌握时序收敛方法；
3、 深入了解 FPGA底层架构，熟悉FPGA相关硬核资源模块者优先。
4、 有高速接口开发经验（如SerDes、100G以太网、PCIe Gen3、DDR4控制器设计）者优先；
5、 具备软硬件协同设计经验，有丰富系统级调试经验者优先；
6、 有良好的中英文阅读、沟通和文档写作能力；
7、 工作积极主动、热情、细心并且有耐心，善于发现和解决问题；
8、 善于沟通，团队意识强，积极上进，乐于分享。