1、依据要求制定电路设计规格，用Verilog HDL实现模块化数字电路；
2、编写仿真测试向量，进行RTL、Pre、Post仿真验证，达成功能指标要求（包含设计规格要求、覆盖率、可测性等）；
3、对模块进行综合，形式化验证，时序功耗分析等，达成性能指标要求（包括功耗、时序、面积等）；
4、协同完成芯片级、系统级仿真验证，达成芯片成功流片指标（包括后端流程的约束和检查）；
5、相关协议、算法的研究分析及电路实现；
6、协助客户完成项目的调试、流片、测试等生产过程，编写各类设计文档。
任职要求：
1、微电子、计算机、电子相关专业，本科5年以上，硕士3年以上数字电路设计工作经历，需有实际流片经验；
2、熟悉Verilog设计语言，精通数字IC设计、测试流程，能独立解决设计过程中遇到的各类问题；
3、熟练使用Design Compiler、LEC(FM)、PT、nLint、Verdi、VCS等相关EDA软件；
4、学习能力强，善于沟通，有良好的团队协作能力；
5、有Integration、FPGA验证经验，熟悉Synthesis、STA、LEC、Tape-out、FT、CP测试流程者优先。