职位描述：
1.负责top、block的综合(synthesis)、形式验证(formal)工作；
2.负责top、block的power plan实现，完成upf编写、vclp check工作；
3.负责top、block的静态时序分析(STA)，制定signoff标准，分析clock/reset structure完成sdc、timing eco工作；
职位要求：
1.掌握数字电路设计流程，具有微电子相关基础知识；
2.能够熟练使用DCG、Formality、PrimTime、VCLP等Synopsys工具，有三年以上前端实现工作经验；
3.熟悉verilog/VHDL、Scripts语言tcl/perl；