岗位职责:
1. 负责模块/子系统的实现方案编写；
2. 负责模块/子系统的RTL代码实现；
3. 负责模块/子系统仿真过程中RTL代码或验证的问题定位及解决。

职位要求:
1. 集成电路、通信、计算机及其他理工类专业硕士及以上学历；
2. 有数字逻辑设计、时序电路基础知识和基本技能；
3. 熟练掌握verilog语言，熟悉python脚本；
4. 了解SystemVerilog、数字电路的综合和静态时序分析、具备无线通信、视频图像处理相关知识者优先。