(1)熟练使用Verilog、System Verilog和C语言;(2)熟练使用UVM验证方法学,有相关开发经验者优先;(3)熟悉Perl、TCL、Shell、Makefile脚本语言;(4)熟练使用Modelsim、NC Verilog、VCS等验证工具。