岗位描述：
1.负责数字芯片模块或子系统的架构设计、RTL实现及优化（Verilog/VHDL）；
2.主导设计文档编写，包括功能定义、时序约束（SDC）、功耗分析（Power Intent）等；
3.协同验证团队制定验证计划，确保设计功能覆盖率达标；
4.支持综合（Synthesis）、时序收敛（Timing Closure）、DFT（可测试性设计）及后端流程；
5.分析并解决芯片开发中的时序、面积、功耗问题；
6.指导初级工程师，推动设计流程与方法学的持续优化。
任职要求：
5年以上数字IC前端设计经验，有完整项目流片经验；
技能必备：
o精通Verilog/SystemVerilog RTL编码与调试；
o熟悉ASIC/SoC设计流程（从Spec到GDSII）；
o掌握时序约束（SDC）、静态时序分析（STA）及低功耗设计（UPF/CPF）；
技能加分：
o熟悉UVM验证方法学；
o具备FPGA原型验证经验；
o了解脚本语言（Python/Tcl/Perl）；
软实力：
o良好的团队协作与跨部门沟通能力；
o具备技术文档撰写及问题分析能力。