工作职责：
- 参与高速内存接口的高层次产品规范、微架构和实现；
- 对已实现的设计执行RTL编码、LINT检查和健全性测试；
- 与验证团队合作进行实验室调试；
- 与软件团队和/或客户合作解决问题，调试和调整系统性能。

任职资格；
- 通信、电子工程或计算机工程学士学位，硕士学位优先；
- 5年以上ASIC设计经验，熟悉ASIC开发流程；
- 良好的Verilog HDL编码技巧及其综合、时序分析等EDA工具；
- 熟悉DDR, SERDES，PCIE等高速接口优先；
- 具有解决客户问题和及时交付结果的能力；
- 较强的组织和沟通能力。