【工作内容】
- 负责数字电路模块的设计、综合、时序分析及优化；
- 根据芯片规格要求，完成数字电路的逻辑设计、验证及测试；
- 与前端设计团队紧密合作，确保设计满足系统级需求；
- 参与芯片的物理设计，包括布局布线、时钟树合成等；
- 进行功耗分析，优化电路以达到低功耗目标；
- 对现有设计进行持续改进，提高性能、降低面积和成本；
- 编写技术文档，参与技术评审会议，为团队提供技术支持。
【任职要求】
- 电子工程或相关专业本科及以上学历；
- 熟练掌握Verilog等硬件描述语言，熟悉数字电路设计流程；
- 理解时序收敛概念，能够进行时序分析及优化；
- 熟悉使用EDA工具，如Synopsys Design Compiler、Cadence Genus等；
- 具备ASIC或FPGA开发经验者优先；
- 具有良好的沟通能力和团队合作精神；
- 1年及以上工作经验。