岗位职责:1.IP和SOC级别的设计实现;2.基于Perl、TCL或其他Shell脚本建立或优化设计方法学流程;3.协助DFT相关工作;4.协助用SystemVerilog以及各种验证方法学(覆盖率模型,带约束的随机向量生成等)进行模块以及全芯片的验证;5.协助门级综合;6.协助RTL到门级、门级到版图后网表的形式化检查;7.协助后端人员完成各种工艺角和模式下的时序收敛;8.协助数模混合系统中模拟模块的建模。任职要求:1.相关专业硕士及以上学历;2.扎实的数字电路基础和熟练的verilog代码技能,具备系统架构知识者优先;3.理解静态时序分析,掌握从单元级到顶层的时序收敛;4.精通一门以上编程语言,具备汇编语言能力者优先;5.良好的沟通能力和团队协作能力;6.具备UVM、FGPA或者DFT知识者优先。