1. 负责Spice中各类Verilog/VerilogA器件和数字控制单元的建模，以及Verilog/VerilogA编译器和Spice引擎的集成工作。
2. 有VerilogAMS或其他EDA领域中编译器的工作经验，熟悉编译器原理，有编译代码优化的项目经验，了解汇编语言，熟悉LLVM框架，有Rust语言的编程经验是加分项。
3. 精通Verilog和VerilogAMS语法，有高级描述语言（如Verilog-AMS或VHDL-AMS）来描述设计模块和器件，进行IC设计的经验。
以下为加分项：
4. 有数模混合电路的设计和仿真经验，对事件驱动的数字仿真算法有所了解。
5. 有电源模块的设计和仿真经验，知道电源效率，纹波，稳定性，开关特性等设计指标。
6. 有IC器件模型的开发经验，对晶体管仿真模型有所了解。了解器件建模的特性曲线以及电性参数的物理意义，理解模型参数提取的步骤和细节。
7. 了解线性电路和非线性电路分析的基本理论及算法，大信号（DC/TRAN），小信号分析（AC/SP/Noise）。
8. 有IC设计和仿真的经验，有Cadence，Synopsys，Keysight的电路仿真器Spectre/Hspice/ADS的使用经验。

岗位要求：
1. 全日制硕士及以上，一年及以上工作经验。
2. 集成电路、微电子、电子与工程、计算机类；或者金牌院校的应用数学专业和通信与信息工程等相关专业也可以考虑（前提有编程经验），对数字电路、模拟电路、电路分析有较好的基础者加分。