工作职责：
1、领导EPHY或DDRR/SERDES/PLL（二选一）的模拟研发工作，与其他部门协同完成整个IP的研发工作；
2、支持完成自己所负责IP的量产和debug工作；
3、完成其他serdes IP的研发工作，和产品相关的协调工作；

任职要求：
1、硕士及以上学历，电子工程学或微电子学专业毕业；5年及以上模拟设计工作经验；
2、能独立承担项目，有比较丰富的流片经验；
3、有ethernet PHY或DDR设计经验优先；
4、有FINFET经验者优先；
5、熟悉模拟IC设计流程，熟练掌握相关设计软件；
6、主动、细心负责、有良好的工作态度和沟通能力，乐于助人。