工作职责:
1.负责数字电路后端流程，包括综合、形式验证和静态时序分析等；
2.负责数字电路从RTL到netlist的实现，对接PR团队完成后端设计；
3.负责数字电路的静态时序分析，对接设计团队完成时序收敛；
4. 协助验证团队做post simulation。

任职资格:
1. 6年以上的STA/synthesis/formal工作经验，有先进工艺中后端设计成功流片经验优先；
2. 熟练使用DC, Formality和PT等工具，能独立编写相关脚本搭建完整后端流程；
3. 拥有静态时序分析的经验，有过大型芯片的timing closure相关经验者优先；
4. 熟练使用Perl/Tcl/Shell/Python等脚本语言；
5. 具备较强的沟通和团队协作能力。