岗位职责：
1、在汽车严酷的操作环境和严格的 RMA 要求，参与车用晶片的 netlist to GDS 后段整合团队；
2、从 clock 的 RTL 设计，产出 SDC, synthesize netlist, nearPAD guide, GCA, DFT design, clock sink exception, CTS quality, STA… 等等，负责从 RTL 电路之后至 tapeout 的相关任务。

岗位要求：
1、Verilog, clock/divider/gate architecture, synthesis, LEC, DFT fault coverage analysis, CTS anaylsis, TCL/Perl/Python and script automation；
2、硕士及以上学历，电机、电控、电子、资讯工程相关专业；
3、具以下经验(包含学校相关经历)。
(1) 数位电路设计经验
(2) 数位电路合成相关经验
(3) 路由器或交换器晶片设计经验
(4) SOC 整合经验
(5)Script/流程自动化